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5/3小波提升结构的深度流水线优化


摘 要:为了满足基于小波变换的高速信号实时处理的需求,在FPGA上实现更高速的5/3小波变换。采用静态时序分析的方法分析了当前5/3小波变换结构中影响速度的主要因素,并采用深度流水线技术切断原结构中存在的较长组合逻辑路径,从而提高了最高工作频率。使设计中仅增加少量寄存器开销便可获得原结构250%的速度,最高可实现每秒300M样本的数据吞吐量,可用于设计基于小波变换和FPGA的高速信号处理系统。
  关键词:5/3小波; 提升结构; 静态时序分析; 流水线技术; 现场可编程门阵列
  中图分类号:TP391141文献标志码:A
  文章编号:1001-3695(2010)03-0975-02
  doi:10.3969/j.issn.10013695.2010.03.045
  
  
  
  Deeppipeline optimization for lifting architecture of 5/3 DWT
  
  
  XU Yong1, 2, XU Zhi-yong1, ZHANG Qi-heng1
  
  (1.Institute of Optics & Electronics, Chinese Academy of Sciences, Chengdu 610209, China; 2.Graduate School, Chinese Academy of Sciences, Beijing 100039, China)
  
  Abstract:To realize higher speed 5/3 discrete wavelet transform (DWT) for the demands of realtime high speed signals processing based on DWT. This paper studied speed limit factors in current 5/3 DWT architecture by using static timing analysis, then redesigned the current architecture with pipeline technique to break through the overlong strict path. Experiment results indicate that at the price of increasing a few cost of registers, proposed 5/3 DWT architecture’s maximum frequencies are speed up to 250% of original architecture, and can achieve a maximum speed of 300 MSPS(million samples per second). This architecture can be used in high performance waveletbased signal processing applications on FPGA. ......
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